关于一段verilog代码的思考

前段时间有人在网上问以下一段代码,代表什么意思。 always@(posedge clk ) begin if( rst_n ) din <= 0; else begin din <= din + 1’b1; if( en ) din <= a – 1’b1; end 初看这段代码,发现这里的din有两次进行赋值,首先是进行din的自加1