DSP硬件优化(四)—评估高速超大规模并行乘加电路组合逻辑资源 上传者：FoolisMe 2020-08-30 02:48:08上传 PDF文件 48.16KB 热度 24次 在高速超大规模的并行乘加电路的设计中(FIR或者其他运算形式),经常使用booth编码把各乘法化解成部分积,然后用CSA为基本组成单位来进入Wallace tree进行压缩,直到得到S和2C为止。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
