FPGA入门:Verilog/VHDL语法学习的经验之谈

FPGA/CPLD器件的设计输入有很多种方式,如绘制原理图、编写代码或是调用IP核。早期的工程师对原理图的设计方式情有独钟,这种输入方式应付简单的逻辑电路还凑合,应该算得上简单实用,但随着逻辑规模的不断攀升,这种落后的设计方式已显得力不从心。取而代之的是代码输入的方式,当今绝大多数的设计都采用代码来完成。