FPGA电源定序电路分析

系统设计师必须考虑加电和断电期间芯核电源和I/O 源之间的定时差和电压差(换言之,就是电源定序)问题。当电源定序不当时,就有可能发生闭锁失灵或电流消耗过大的现象。如果两个电源加到芯核接口和I/O 接口上的电位不同时,就会出现触发闭锁。定序要求不相同的FPGA 和其他元件会使电源系统设计更加复杂化。