SDRAM控制模块(verilog)

Name: SDRAM控制模块(verilog)
Rating: 4.5 (46 reviews)
Author: xiaomei85263

上传者：xiaomei85263 2020-08-20 18:30:25上传 RAR文件 3.66MB 热度 46次

用Verilog编写的SDRAM控制接口,读取键盘信息存入SDRAM中,以莫尔斯电码形式输出。

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: 码姐姐匿名网友 2020-08-20 18:30:25

编译是通过了，就是没看明白

: 码姐姐匿名网友 2020-08-20 18:30:25

挺实用的，很好

: 码姐姐匿名网友 2020-08-20 18:30:26

正在调试SDRAM，看了一下，还是比较有用的，谢谢

: 码姐姐匿名网友 2020-08-20 18:30:26

很一般不是很好读

SDRAM控制模块verilog

用Verilog编写的SDRAM控制接口,读取键盘信息存入SDRAM中,以莫尔斯电码形式输出。

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