verilog 可综合语句总结 上传者：攻城狮小Young 2020-08-20 01:06:31上传 PDF文件 54.38KB 热度 45次 要保证Verilog HDL赋值语句的可综合性,在建模时应注意以下要点:(1)不使用initial (2)不使用#10(3)不使用循环次数不确定的循环语句,如forever、while等 (4)不使用用户自定义原语(UDP元件)...等等。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
