FPGA牛人经验

Typical ASIC design flow 时钟抖动 (Clock Jitter) 信号同步的窍门 数字后端流程 setup time 与 hold time fanout 与skew. high fanout multicycle_path DC概论七之gated clock束 DC优化约束 Synopsys Synthesis Constraints Template 功耗和门控时钟的的基本概念 对FALSE PATH 的理解 TimeQuest 时钟分析 静态时序分析 寄生参数提取和静态时序分析 IC 设计中的时钟类型约束 IC 设计流程及工具