在FPGA上使用SystemVerilog实现12小时制时钟(可实现24小时制) 上传者：dengwenq 2020-08-15 21:05:19上传 RAR文件 67.46KB 热度 14次 实现了一个时钟计数器。h、min、sec和pm的输出为12小时制,AM时,pm输出为0,PM时,pm输出为1。load和init_*等信号用于加载时钟状态。12小时制显式时,小时的范围为1~12。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 发表评论 dengwenq 资源：9 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
