FPGA 约束 上传者：fcwr34581 2020-08-10 11:25:36上传 PDF文件 595.56KB 热度 14次 跨时钟域路径 分析 在FPGA 设计中,并不是所有的路径都需要做时序分析,称之为假路径(false path),比 如有些路径在正常工作时并没有实现具体的逻辑功能,或者一些测试阶段使用的逻辑;有些 是不需要做时序分析,如跨时钟域路径。 可以通过添加false_path 约束,告知vivado 在时序分析时忽略这些路径,这样带来的好 处有: 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 发表评论 fcwr34581 资源：18 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
