12位40兆采样频率流水线结构模数转换器

从影响ADC性能的各种非理想因素入手,在逐 一改善这些非理想因素影响的过程中得到电路的具体结构。在电路的设计上,详细分 析、设计并仿真了最影响ADC性能的两个电路模块-运算放大器和比较器:1、运算 放大器采用了可以提高运放增益同时不影响运放单位增益带宽的带增益增强的套筒式 结构,合理的分析和设计完全避免了该结构的慢的建立特性的缺点,同时比起其它结 构有更小的功耗;2、每级子模块中采用了没有直流功耗的差分对动态比较器,具有更 好的综合性能。上面两个模块的低功耗设计也降低了整个系统的功耗。设计中还采用 了电荷泵将时钟信号提升到5V以降低NMOS开关的导通电阻并减小电荷注入的影 响。