Verilog硬件描述语言入门学习教程

非常好的Verilog硬件描述语言简明学习教程，适合新手入门学习，快速上手FPGA开发。§9.1概述、什么是 erilog HDL?erilog hDL是一种应用广泛的硬件描述性语言,是硬件设计人员和电子设计自动化(EDA)工具之间的界面其主要目的是用来编写设计文件,建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用 Verilog hdl或VHDL建模的复杂数字逻辑进行仿真,然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表( Netlist),根据网表和某种工艺的器件自动生成具体电路,然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后用于制造ASC芯片或写入EPLD和FPGA器件中。第3页二、 Verilog HdL语言的主要特征1、语法结构上, Verilog hDL语言与C语言有许多相似之处,并借鉴C语言的多种操作符和语法结构2、 Verilog HDL语言既包含一些高层程序设计语言的结构形式,同时也兼顾描述硬件线路连接的具体构件。3、通过使用结构级或行为级描述可以在不同的抽象层次描述设计包括三个领域和五个抽象层次,如下表7.1所示第4页五个抽象层次个领域行为领域结构领域物理领域系统级性能描沭部件及它们之间的逻芯片模块电路辑连接方式板和物理划分的子系统算法级1O应答部件之间的物(芯片级)算法级硬件模块数据结构理连接电路板底盘等并行操作,ALU、多路选择器寄存器传输寄存器传|寄存器、总线徽定序级输状态器、微存储器之间的芯片、宏单元表物理连接方式逻辑级布尔方程门电路、触发器、锁存器标准单元布图电路级微分方程/体管、电阻、电容等品体管布图54、 Verilog hdl语言是并发的,即具有在同一时刻执行多任务的能力,因为但在实际硬件中许多操作都是在同一时刻发生的。一般来讲,计算机编程语言是非并行的,5、 Verilog hDL语言有时序的概念,因为在硬件电路中从输入到输出总是有延迟存在的这两点显示: Verilog hdl语言与C语言的最大区别第6页三、为什么要用 Verilog hDL?电子设计规模越来越大(普通设计已达几百万门的数量级),复杂度越来越高。有必要用高级语言来表达其功能,隐藏其具体的细节实现提高逻辑设计的效率,降低设计成本,更重要的是缩短设计同期可读性强,易修改注意1、HDL追求对硬件的全面描述,而将HDL描述在目标器件上实现是由EDA工具软件的综合器完成。受限于目标器件,并不是所有 VerilogHDL语句均可被综合2、结合EDA实验,我们选用 ALTERA公司 MAXPLUSⅡ为工作平台,对 MAXPLUⅡ不支持的语句不作详细介绍第7页92 Verilog hDli的基本结模块名入,输出端口描述描述外部特性921简单的 Verilog hdl的了例9.1八位加法器的 eriaL源代码准备实现的module adder(cout, sum, ina, inb, cin)逻辑功能:output 7: 0 sum;∑naoutput cout,suminput[7: 0] ina, inbnbCIcOcoutInput cin;cinassign cout, um -inatinbtcinendi程序为模块module与en逻辑功能描述描述内部特性口题:若要设为￥公在“第8页例928位二进制加法计数器输入、输出端口描述伣的逻辑功能module counter&(out, cout, data, load, cinoutput [ 7: 0]out;ctRDacoutput coutinput load, cin, clk; 3型a M2coutinInput7:0dta;时钟上沿执行下面语句G33CT=255reg [7: 0块:时序AC4/2,3+/功能描述always @(posedge clk)描述组合begin语if (load)out置数1.4Ddataout句else块out+cin;计数或保持assign cout=&out&cin;∥进位并发语句endmodule&out=out0]●out11.0ut[万丁第9页仿真:在MAX+ PLUS开发软件仿真clk置数1data p 252占2cin1保持o couto进位≡o2X2X3X12X253254265X80X1置数保持注意在MAX+ PLUSII系统, verilog hd文件名的后缀必须为v,且文件名必须与模块名相同第10页