再谈DDR内存布线.pdf

在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR 或者DDR2，SDRAM打交道。DDR 的工作频率很高，因此，DDR 的布线（或者Layout）也就成为了一个十分关键的问题，很多时候，DDR 的布线直接影响着信号完整性。下面本文针对DDR 的布线问题 （Layout）进行讨论。对于单向的信号来说,例如地址线,控制线,串行端接电阻放置在走线中间或者是信号的发送端,推荐放置在信号的发送端。Memory TypeResistorLocation Range UnitsSDRAMCLKmidpoint22-36DDRCK. CKemidpointDo Dos address, commandDDR and SDrAM10-33control说明:DDR的CK与CK#是差分信号,要用差分端接技术并行端接,主要应用在负载 SDRAM器件大于4个,走线长度>2inch,或者通过仿真验证需要)行端接的情况下。并行端接电阳Rt取值人约为2Rs,Rs的取值范围是10-33ohm,故Rt的取值范围为22~66ohm。Single-Ended Parallel Termination for DDR Component(s)VI=1.25v nom E Vocci output buffernput bffe50250=-60I WEOF VooQ/2=1.25VNotes: 1. lashed Iines indicate inside of the controller or rAM device如果有必要的话,所有DD)R的数据,地址,命令,控制线都是SSIL2接凵,要使用single- ended parallel termination,如上图。CKE也可以使用这种端接导线宽度和间距:导线间距和导线宽度S1,S2,S3的定义如下S1表示同一信号组内两相邻导线之问的间距S2表示不同信号组之间两相邻导线之间的间距S3表示导线的宽度导线宽度选择为Recommended 53 for functional signal setsDo lines =4 mil minimum, 6 mil nominalDoS lines=4 mil minimum, 6 mil nominalAddress lines=4 mil minimum, S mil nominalCommand/control lines= 4 mil minimum, 6 mil nominalClock lines =4 mil minimum 6-10 mil nominal导线间距选择Signal Set signalslype Min Nom Max UnitNotesData/Data strobe Do to Do12Do to OSD0smbe#1 to DOS in by拉Do and dMs212mll点 danesAdjacent address Ines866612mllAddress的5212Command Centrol+ RASS, WEs, CSt, CKEClockCKe toKCKa (or CK n group of two) to DOS lineDifferential pair (CK, CKa)to any other signal几点说明:DQS般布线的位置是数据信号组内同信号组中DQ走线的中间,因此DQS与DQS之间的间距一般不提DQS与时钟信号线不相邻为了避免串扰,数据信号组与地址/命令/控制信号组之间的走线间距至少20mi,建议它们在不同的信号层走线时钟信号组走线尽量在内层,用来抑制EM导线走线长度所有DDR的差分时钟线CK与CK#必须在同层布线,误差+-20mil,最好在内层布线以抑制EMI。如果系统有多个DDR器件的话,要用阻值100-200ohm的电阻进行差分端接。(1)若吋钟线的分叉点到DDR器件的走线长度<1000nil,要使用100~120ohm的差分端接,如下图:Single CK-CK# Differential Resistor Placement at Split PointDDR#1DDR-2CKCHECKCK求plit point●RTeLenth fromLenth fromthe split poilthe split pointto DRAM deviceto dram deviceis<1in(2.5cm)Memory ControllerASICis 1000mi要使用200~240ohm的电阻差分端接,因为两个200~240ohm的电阻并联值正好为100~120ohm。如下图所小。Two CK-CK* Differential Resistors Placement at ComponentDORsTDER#2CK群CKsplit porLenth fromLenth tromthe split pointtO DRAM deviceMemory controller/AsIcto DRAM devieeis >lin(2-54DDR器件),可使用IC来产牛VREF。IC内部集成了两种电压ⅥTT和VREF,其中ⅥIT在重负载的情况下最高电流可达3.5A,平均电流为0A,VREF的电流比较小,一般只有3mA左右。Appropriate DDR termination regulator vendors offering products with VTT VREF VDDQand VDD outputs incldeFairchild-ML6554 and FAN1655Linear Technology-LTC34 13 and LTC 3831National Semicondtictor-LP2995 and LP2996Phillips--NE57810 and NE47814VREF走线控制具体如下图所示DDR的VTT设计当数据线地址线负载较重吋,VTT的暂态电沇峰值可达到3.5A左右,这种暂态电流的平均值为0A。一些情况下不需夏ⅤTT技术(并行端接)。系统中有2个或更少的DDR总线上需要的电流不是很高,中等左右通过仿貞验证不需要VTT电压的产4一般用IC,厂商包括: Intersil Philips, Semiconductors, Fairchild, Nationa,TI等等选用了IC实现VTT,推荐使用下面的原贝VTT用R端接地址/控制/命令信号线,端接数据信号组VTT=VDDQ2VITI并不端接时钟信号线,时钟信号线使用前面说的差分端接技术VTT与VREF走线平面在同·层,必须具有150mi的距离,推荐它们在不同层ⅥTT走线/平面需要至少2个4πuF的解耦电容,2个100uF的电容。具体放置位置是VTT的两个端点( at each end)VTT表面走线宽度至少150mil,推荐250mil上电时序:ⅤII开始上电必须在VDDQ之后,避免器件atch-up,推荐VI和ⅤREF同时上电如果走线要分支的话,建议使用T型分支。具体见下图VTT Island and Regulator PCB Lay out for Multiple DDR ComponentsVINOsGeneratori AddreayCommandConur EECKDDRController[cka 0 DevicesSsTL_2Data strobelMaskVTT slandRequlatorWIT Power pleneDecouplingtt tet rationCapc赏ars