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eda_jishuqi.rar

上传者: 2020-07-29 04:24:58上传 RAR文件 2.78MB 热度 9次
quartus仿真,课程设计,计数器即实现计数功能的数字电路,通过累计输入脉冲个数,达到计数的目的。对于四位的同步加/减法计数器共有2*=16个输出状态,在设计时可以用一-个向量进行定义。另外,对于给定的加/减法计数器结构,可做如下描述:当计数器复位端(rst) 为0时,计数器清零,否者,即处于置位端。此时,当时钟脉冲(cIk) 处于上升沿时,计数器受加减控制端(updn) 控制,即当updn=1时,实现加法计数,否则减法计数。定时器通常为减1计数,当程序进入运行状态后,定时器开始自动计数。
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