FPGA/CPLD数字电路原理介绍 上传者：qq_43550 2020-07-27 07:44:40上传 PDF文件 63.7KB 热度 47次 当产生门控时钟的组合逻辑超过一级时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
