深入学习FPGA之数码管动态扫描(下)

测试平台设计 本实验主要对数码管驱动引脚的状态与预期进行比较和分析，通过仿真，验证设计的正确性和合理性。数码管驱动模块的testbench如下所示： `timescale 1ns/1ns module DIG_LED_DRIVE_tb; reg [23:0]data; reg clk; reg rst_n; wire [7:0]seg; wire [2:0]sel; DIG_LED_DRIVE DIG_LED_DRIVE_inst1( .Data(data), .Clk(clk), .Rst_n(rst_n), .Dig_Led_seg(seg), .Dig_Led