高速串行背板总线的仿真设计

近年来, 高速数字设计领域正在面对越来越多的信号完整性（SI）问题, 即更多 的时候需将数字信号视为模拟信号并保证其传输质量。这一方面是由于时钟频率不断 提高，信号边沿越来越快，另一方面也是由于大规模，超大规模芯片的集成度不断增 长及其广泛应用，电路板上的功能密度和信号的互连密度不断增加，从而使得电路的 分布参数，电磁相互作用的场特性越来越明显。另有其它原因如时间和经费等使信号 完整性设计已逐渐成为高速数字设计任务中的一个重要组成部分，而仿真则成为信号 完整性设计与分析的重要手段。 本设计考虑了一种用于高速串行空分开关互连结构的背板。其串行数据互 连的波特率是1.25Gbps，这意味着最大可能