基于VHDL和quartusII的全加器的设计.rar

Name: 基于VHDL和quartusII的全加器的设计.rar
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Author: huangyoutu

上传者：huangyoutu 2020-07-17 00:59:12上传 RAR文件 834KB 热度 32次

该资源是基于VHDL语言在Quartus平台上实现全加器的设计采用顶层和底层的设计底层的半加器用VHDL或者原理图来实现

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大小：834KB | 2020-07-17 00:59:12
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1.进行正常的时、分计时功能，二十四小时制计时2.由数码管显示24h、60min3.设置时间4.整点...

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