二位十进制计数器实验报告

Name: 二位十进制计数器实验报告
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Author: 酷拉皮卡卡卡

上传者：酷拉皮卡卡卡 2018-12-29 11:37:20上传 DOC文件 53.5KB 热度 54次

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大小：0B | 2018-12-29 11:37:20
5位十进制计数器

利用定时器的计数功能计数，根据要求满十进一，以此类推类推设计了五位十进制计数器

大小：0B | 2019-04-30 07:53:35
十进制计数器

使用quartusii软件编写的十进制计数器，所用语言为Verilog

大小：0B | 2019-07-29 15:23:15
四位十进制计数器EDA实验

VHDL语言编程，7段共阴数码管显示（四个数码管）其中使用的是进程语句，使用MAX+puls编程。

大小：0B | 2019-05-31 03:40:41
六位十进制计数器

这是基于51单片机的，加入8255扩展芯片的六位十进制计数器。其中包含各个部分元器件的选用、原理及使...

大小：0B | 2019-05-27 18:14:45
四位十进制计数器他可以实现十进制计数

大小：0B | 2019-03-04 18:19:35
verilog八位十进制计数器实验报告附源代码.pdf

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大小：1.18MB | 2023-01-19 04:13:39
实验4十进制计数器.docx

EDA技术及应用课程相关实验:十进制计数器

大小：12KB | 2021-04-22 01:25:57
十进制加减计数器

Decimal addition and subtraction counter

大小：0B | 2019-06-26 16:18:47
verilog十进制计数器

提供verilog设计十进制计数器源代码及测试代码。

大小：0B | 2019-04-28 11:20:57
数字电路十进制计数器实验报告含代码感想

1.实验目的:(1)学习同步十进制计数器的原理和设计方法,理解它与二进制计数器的区别(2)掌握灵活运...

大小：0B | 2019-04-30 07:50:04
附件_十进制计数器

Attachment - decimal counter

大小：0B | 2019-06-21 19:44:29
十进制计数器VHDL

通过VHDL，实现10位带使能计数器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1...

大小：0B | 2019-05-25 12:16:45
EDA实验报告异步清除十进制加法计数器的设计

大小：0B | 2018-12-08 23:29:29
verilog4位十进制计数器

大小：0B | 2018-12-08 23:29:25
vhdl实验二异步触发十进制加法计数器

vhdl实验二（异步触发十进制加法计数器），有源程序，仿真图，eda2000连接图。

大小：0B | 2019-04-27 04:37:58