MAX 10 FPGA 信号完整性设计指南.pdf

如果不解决进出FPGA的信号的完整性问题，那么当今复杂的FPGA系统设计就是不完整的。同 步开关噪声(SSN)所导致的信号失真通常会致使信号完整性降低，从而降低系统的噪声容限。 为避免信号完整性的问题，Altera建议您遵循MAX®10器件的设计考量，I/O布局指南和电路板 设计指南，包括： •I/O布局规则 •电压参考I/O标准 •高速LVDS，锁相环（PLL）和时钟 •外部存储器接口 •模拟到数字转换器 Altera建议在PCB布局前，在您的FPGA设计中提前执行SSN分析。 全中文版的哦~