基于CPLD的64位乘法运算器的设计.pdf 上传者：guangrongpr 2020-06-09 04:45:15上传 PDF文件 668.91KB 热度 16次 提出了一种由64位加法器构成的以时序逻辑方式设计的64位宽位乘法器，此乘法器比纯组合逻辑构成的乘法占用硬件资源少，结构简单，基于VHDL语音模块化的设计，有利于器件的升级与位数扩充具有一定的实用价值。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 guangrongpr 资源：24265 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
