EDA大作业含异步清零和同步时钟的模可变计数器设计(VHDL) 上传者：paopaomori 2020-06-01 16:44:48上传 DOC文件 140.5KB 热度 28次 CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2020-06-01 16:44:48 代码还行 就是感觉不值那么多积分 也不是很难的程序 码姐姐匿名网友 2020-06-01 16:44:48 代码的结构还算清晰，只是分数可以不用那么高就好了。 VHDL的，没错。对学习是有帮助的。 发表评论 paopaomori 资源：6 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
代码还行 就是感觉不值那么多积分 也不是很难的程序
代码的结构还算清晰，只是分数可以不用那么高就好了。 VHDL的，没错。对学习是有帮助的。