用verilog实现msk信号调制器

msk调制顶层模块msk_top.v modulemsk_top(clk_100MHz,clk_2MHz,clk_1MHz,reset,x,msk_out); inputclk_100MHz; inputclk_2MHz; inputclk_1MHz; inputreset; inputx; output[32:0]msk_out; wireb_i，b_q; wire[15:0]sine,cosine; //调用亟待数据处理模块 S2ps2p( .clk(clk_2MHz),clk_div2（clk_1MHz），reset(reset), .x(x),.b