适宜FPGA实现的RISCV代码 上传者：letiantac 2020-05-17 03:02:43上传 ZIP文件 12.58MB 热度 20次 本代码为用VexRiscv项目生成的verilog测试代码,采用Altera公司的MAX10芯片实现,工作频率可达120Mhz以上.可利用OpenOCD实现JTAG调试.相比之下,其它许多RISC-V代码大多对FPGA并不友好,编译后很少能跑到40Mhz以上,而且没有JTAG调试能力.缺点是如果要自己对CPU进行配置,要学习SpinalHDL语言 下载地址 用户评论 更多下载 下载地址 立即下载 立即下载 用户评论 发表评论 letiantac 资源：1 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
