FPGA UDP千兆以太网工程
基于FPGA的UDP硬件协议栈，全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。支持外部phy的配置，支持GMII和RGMII模式。以下是接口
inputclk50,
inputrst_n,
interfacetousermodule
input[7:0]wr_data,
inputwr_clk,
inputwr_en,
outputwr_full,
output[7:0]rd_data,
inputrd_clk,
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用户评论
代码不错,很好
代码不错,非常牛。
看了代码，应该是上传者的原创，非常牛。