verilog 编写的32位加减法器 上传者：qq_33461321 2018-12-28 17:18:29上传 ZIP文件 1.21MB 热度 99次 用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2018-12-28 17:18:29 才看30行代码，在组合逻辑里面产生的环路，锁存器，真是误人子弟啊 码姐姐匿名网友 2018-12-28 17:18:29 很有借鉴价值 码姐姐匿名网友 2018-12-28 17:18:29 不错，很详细，对于初学者很好 码姐姐匿名网友 2018-12-28 17:18:29 不错，可以用来解决我的复杂问题 码姐姐匿名网友 2018-12-28 17:18:29 很好 很详细 ，非常实用 码姐姐匿名网友 2018-12-28 17:18:29 语法检查可以通过，可以用的。 码姐姐匿名网友 2018-12-28 17:18:29 算是有点参考吧。还好 码姐姐匿名网友 2018-12-28 17:18:29 不错，实现了题目中的要求，并写出了两种结构的加法器。 码姐姐匿名网友 2018-12-28 17:18:29 歪打正着~~作业就这么愉快的解决了，多谢~ 码姐姐匿名网友 2018-12-28 17:18:29 不错，能够满足基本课程需要…… 发表评论 qq_33461321 资源：3 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
才看30行代码，在组合逻辑里面产生的环路，锁存器，真是误人子弟啊
很有借鉴价值
不错，很详细，对于初学者很好
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语法检查可以通过，可以用的。
算是有点参考吧。还好
不错，实现了题目中的要求，并写出了两种结构的加法器。
歪打正着~~作业就这么愉快的解决了，多谢~
不错，能够满足基本课程需要……