verilog 编写的32位加减法器
用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。
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用户评论
才看30行代码，在组合逻辑里面产生的环路，锁存器，真是误人子弟啊
很有借鉴价值
不错，很详细，对于初学者很好
不错，可以用来解决我的复杂问题
很好 很详细 ，非常实用
语法检查可以通过，可以用的。
算是有点参考吧。还好
不错，实现了题目中的要求，并写出了两种结构的加法器。
歪打正着~~作业就这么愉快的解决了，多谢~
不错，能够满足基本课程需要……