通用寄存器组设计(VHDL)

按照题目要求设计一个通用寄存器组的逻辑，决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。 1．16位寄存器 功能要求：同步并行置数，异步复位（清零），三态输出，片选信号，读/写控制。 2．地址译码器 功能要求：3-8译码器。