基于FPGA的出租车计价器设计

设计要求：设计一个出租车计价器。该计价器的计费系统：行程 3公里内，且等待累计时间2分钟内，起步费为10元；3公里外以每公里1.6元计费，等待累计时间2分钟外以每分钟以1.5元计费，并能显示行驶公里数、等待累计时间、总费用。设计有分频模块，控制模块，计量模块，译码模块， 显示模块。 本文档中详述了基于FPGA的出租车计价器设计，所用语言是Verilog，开发环境是 Xilinx 14.6，其中包括各个模块的完整代码及解释。