NoC路由算法及仿真模型的设计与研究

随着半导体技术以及集成电路技术的飞速发展，单个芯片中IP(Intellectual Property)核数量越来越多。当单个芯片上集成的IP核数目达到成百上千的时候， 基于片上总线的SOC(System一on一a一ChiP)在设计上遇到了全局时钟难以同步、 地址空间有限、无法支持多节点并行通讯与系统扩展不够灵活等问题，严重制 约了集成在单一芯片上的IP核规模及系统性能。将计算机网络技术引入SoC 设计领域，以片上网络的形式从体系结构上彻底解决上述问题并成为该领域的 研究热点。目前Noc(NetworkonchiPs)上的研究大部分集中在对拓扑结构、路 由器和路由算法等各个部件的性能优化方面