简化的RISC CPU设计简介

VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的LWB(LogicWorkBench)环境下和Mentor公司的ModelSim环境下用Verilog语言进行了仿真,通过了运行测试，并分别用Synergy和Synplify综合器针对不同的FPGA进行了综合。分别用Xilinx和Altera公司的的布局布线工具在Xilinx3098上和AlteraFlex10K10实现了布线。顺利通过综合前仿真、门级结构仿真以及布线后的门级仿真。这个CPU模型只是一个教学模型,设计也不一定合理,只是从原理上说明了一个简单的RISC_CPU的构成。