带有双时钟fifo的串口Verilog代码 上传者：zmqgeek 2019-09-27 16:48:53上传 其他文档文件 18KB 热度 49次 quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，收和发模块之间插入了一个跨时钟域的FIFO，供大家一起学习和参考，本代码有参考www.fpga4fun.com网站的资料。该代码稳定可靠，可用作fpga设计和调试 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-09-27 16:48:54 可以试试看 码姐姐匿名网友 2019-09-27 16:48:54 可以用，谢谢楼主分享 码姐姐匿名网友 2019-09-27 16:48:54 不实用，模块画的 码姐姐匿名网友 2019-09-27 16:48:54 不错，还行吧 发表评论
可以试试看
可以用，谢谢楼主分享
不实用，模块画的
不错，还行吧