uart verilog 上传者：qq17127 2019-09-25 20:08:02上传 ZIP文件 19KB 热度 36次 分模块设计，使用modelsim仿真过，可以实现正确的收发功能，源代码都很齐全。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-09-25 20:08:02 常用的UART，必须能用verilog实现 码姐姐匿名网友 2019-09-25 20:08:02 简洁实用，在FPGA上只实现了tx端口，没问题~！ 发表评论 qq17127 资源：1 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
常用的UART，必须能用verilog实现
简洁实用，在FPGA上只实现了tx端口，没问题~！