基于FPGA的直接序列扩频发射机的设计与实现

摘要:本文以Altera公司的FPGA为硬件平台,以MAX-PLUSII为设计工具,实现直接序列扩频(DSSS)发射机,顶层采用图形设计方式,各模块是基于VerilogHDL设计的。本设计中待发射信息是以循环读ROM的方式读取,信道编码采用(2,1,7)卷积码,扩频模块采用扩频长度255的kasami码,极性变换模块为3bit量化模式,内插模块为每两比特间插入7bit,输出滤波为16阶的FIR滤波器。文中给出了本设计实现的系统整体方框图,VerilogHDL代码实现及其仿真结果。仿真结果表明本设计精确度高,稳定且输出无毛刺。关键字:FPGA;VerilogHDL;直接序列扩频;发射机中图