Verilog数字系统的建模
组合逻辑:输出是当前输入的函数，与电路的原始状态无关。（无记忆部件）完成简单的运算(如多路器、逻辑运算、算术运算等)时序逻辑：输出是输入信号和目前状态的函数。（含记忆部件）
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