VHDL设计的数字钟(课程设计报告)包含各个模块

Name: VHDL设计的数字钟(课程设计报告)包含各个模块
Rating: 4.5 (42 reviews)
Author: zhaojuzi

上传者：zhaojuzi 2019-07-26 21:38:35上传 DOCX文件 577.07KB 热度 42次

这是我自己写的课程设计报告里面有各个模块的仿真。比如秒分时，还有分频，整点报时。数字钟的功能也很全可调节时间总之也是自己辛苦的结果

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