数字逻辑 课程设计 VHDL 多功能数字钟（2）

数字逻辑 课程设计 VHDL 多功能数字钟这个数字钟是我同学根据老师那个改编的，功能很强大！同时免费赠送设计报告以及.scf .vhd文件1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。2、设计精度要求为1秒（一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。（二）校时：在计时显示状态下，按下“set键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k键”则进入“秒复零”状态，第三次按下“k键”又恢复到正常计时显示状态。（1）“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管闪烁，并以1HZ的频率递