用VHDL设计CRC发生器和校验器

本设计是利用VHDL硬件描述语言设计CRC发生器和校验器。12位信息加5位CRC校验码发送、接收,由两个模块组成,CRC校验生成模块(发送)和CRC校验检错模块(接收),采用输入,输出都为并行的CRC校验生成方式。产生此CRC码可利用Peterson和Brown提出的移位寄存器电路实现。初始时置各寄存器为0,信息位串从高位起逐位输入电路,每送入一位就进行一次异或操作和循环移位,由于信息位串为12位,所以经过12次操作后,4个寄存器中的值就是冗余位。