Verilog语言中case语句详解及优化 上传者：北巷深情南巷猫 2019-07-13 08:51:14上传 PDF文件 24.37KB 热度 51次 Verilog语言中case语句详解及优化详细讲解了case语句的原理、实现。并说明了如何合理使用case从而实现程序的优化配置 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-07-13 08:51:14 一般吧，这个对我没用 码姐姐匿名网友 2019-07-13 08:51:14 比较具体，谢谢 码姐姐匿名网友 2019-07-13 08:51:14 写的不错，多初学者有帮助 码姐姐匿名网友 2019-07-13 08:51:14 很好，对我很有帮助 码姐姐匿名网友 2019-07-13 08:51:14 还不错，学习时有帮助 码姐姐匿名网友 2019-07-13 08:51:14 还好，有点帮助！ 发表评论
一般吧，这个对我没用
比较具体，谢谢
写的不错，多初学者有帮助
很好，对我很有帮助
还不错，学习时有帮助
还好，有点帮助！