Sdramverilog(FPGA)读写控制程序
基于verilog的SDRAM（三星k4s641632）时序封装，在xilinxspartan3xc3s400上运行稳定。实现了先在SDRAM的一段地址上写入数据，然后不断的从这些地址上读出数据并通过串口送到PC，可以通过串口调试助手观察数据。代码里有详细的注释。
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用户评论
文件不是完整的
少了个文件啊大神
压缩包中少文件啊，sdram_wr_data，my_uart_tx
还以为是altera的，结果是Xilinx
很好啊，就是不是很好用啊
谢谢挺不错的，特权同学的里面还是有点小问题，需要自己调整哈哈
压缩包中少文件啊，sdram_wr_data，my_uart_tx等模块都没有！
确实是少传了文件，我再别的地方找到了
少传了俩文件。。。。 完整的是 my_uart_tx.v rx_data_gene.v sdram_cmd.v sdram_ctrl.v sdram_para.v sdram_top.v speed_select.v test_top.v sdram_wr_data.v vtf_test1.v
现在正在做ddr2相关的，拿来学习了