基于VHDL十位奇偶校验器的设计

Name: 基于VHDL十位奇偶校验器的设计
Rating: 4.5 (52 reviews)
Author: jianqiao98703

上传者：jianqiao98703 2019-06-27 16:26:10上传 DOC文件 1.43MB 热度 52次

Design of VHDL based ten parity checker

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: 码姐姐匿名网友 2019-06-27 16:26:10

看过不是很明白，感觉很复杂，课本上的比较清晰。

: 码姐姐匿名网友 2019-06-27 16:26:10

非常好！跟你一样的EDA课程设计啊

基于VHDL十位奇偶校验器的设计

Design of VHDL based ten parity checker

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