FPGA 实现多进制FSK调制解调(含代码，运行文件)

//该模块为8分频器modulediv8(clk,divout);//端口列表inputclk;outputdivout;//端口说明reg[2:0]div;regdivout;//定义数据类型initialdivout=0;//初始化always@(posedgeclk)begindiv=div+1;divout=div[2];//3bit计数器，实现8分频