电子钟60进制加法器VHDL程序

Name: 电子钟60进制加法器VHDL程序
Rating: 4.5 (56 reviews)
Author: ayangl

上传者：ayangl 2018-12-22 00:06:59上传 TXT文件 3.03KB 热度 56次

电子钟60进制加法器VHDL程序

下载地址

用户评论

更多下载

下载地址

立即下载

用户评论

电子钟60进制加法器VHDL程序

电子钟60进制加法器VHDL程序

大小：0B | 2018-12-22 00:06:59
八进制加法器.vhdl

大小：0B | 2019-12-27 03:26:21
VHDL 十进制加法器

大小：0B | 2018-12-07 10:00:47
加法器VHDL

数字路基电路设计实验VHDL实现的串行加法器并行加法器

大小：0B | 2019-05-01 09:44:33
VHDL加法器

由VHDL语言编写的代码，有逐级进位和超前进位加法器的对比，有仿真波形（xilinx）；

大小：0B | 2019-08-01 13:28:41
加法器vhdl设计

大小：0B | 2019-12-27 03:25:47
VHDL加法器全加器

VHDL加法器,需要的拿去,全加,书上手打过来的,很辛苦,需要的顶一下吧

大小：1KB | 2021-01-18 04:33:23
vhdl加法器设计

大小：0B | 2019-01-09 08:41:30
VHDL 加法器 源码

大小：0B | 2019-12-27 03:24:51
并行加法器VHDL

并行加法器~~！能实现八bit输入和5bit输出~!

大小：0B | 2019-05-16 04:39:05
vhdl多功能加法器

设计一个多功能的1位加法器，有控制信号M、S2、S1、S0。当M=1，做算术运算:在S2、S1、S0...

大小：0B | 2019-09-10 00:50:05
并行加法器 VHDL

大小：0B | 2019-12-27 03:25:36
vhdl并行加法器

用vhdl语言，实现并行加法器，并用到元件列化的方法。

大小：0B | 2019-09-06 00:12:55
通用加法器VHDL编程

大小：0B | 2018-12-08 11:00:41
十进制加法器

十进制加法器可由BCD码(二-十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来...

大小：49KB | 2021-04-27 09:15:44
10进制加法器的设计

大小：0B | 2019-01-19 08:30:04