FPGA 60计时 上传者：dj51185 2019-06-01 04:03:59上传 RAR文件 139.13KB 热度 26次 60进制计数可以做秒和分钟的计时entityjishu60isport(s:instd_logic;--置位信号（低电平有效）clk:instd_logic;--时钟信号data:instd_logic_vector(5downto0);--预置数num:bufferstd_logic_vector(5downto0);--计数结果co:outstd_logic);--进位信号 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 发表评论 dj51185 资源：1 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
