FPGA重要设计思想及工程应用之时钟设计.pdf 上传者：lzlzkkk2 2019-06-01 03:29:20上传 PDF文件 1.3MB 热度 48次 因此,在FPGA设计中最好的时钟方案是:由专用的全局时钟输入引脚驱动单个主时钟去控制设计项目中的每一个触发器。同步设计时,全局时钟输入一般都接在器件的时钟端,否则会使其性能受到影响。对于需要多时钟的时序电路,最好选用一个频率是它们的时钟频率公倍数的高频主时钟。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
