基于verilog的时钟分频器

Name: 基于verilog的时钟分频器
Rating: 4.5 (62 reviews)
Author: qq_30477

上传者：qq_30477 2019-05-31 11:47:07上传 ZIP文件 970.75KB 热度 62次

基于verilog的任意时钟分频器，包括ucf管脚约束文件和时钟约束文件，只需要在FPGA上输入分频系数，就可以在示波器上获得相应分频后的波形

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: 码姐姐匿名网友 2019-05-31 11:47:07

感觉挺不错的

基于verilog的时钟分频器

基于verilog的任意时钟分频器，包括ucf管脚约束文件和时钟约束文件，只需要在FPGA上输入分频...

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