高精度除法器(verilog)

Name: 高精度除法器(verilog)
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Author: wxlzqyg

上传者：wxlzqyg 2018-12-20 21:54:32上传 ZIP文件 4.65KB 热度 64次

自写的高精度除法器 18位输入36位输出

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高精度除法器verilog

自写的高精度除法器 18位输入36位输出

大小：0B | 2018-12-20 21:54:32
verilog除法器

verilog除法器。已经调试。写的不错

大小：0B | 2019-09-09 15:33:57
除法器IP verilog

手写的除法器IP,没有调用vivado IP核,占用资源极少,经测试可用...包含两个verilog...

大小：2KB | 2020-10-19 07:21:34
verilog语言除法器

verilog hdl语言除法器，根据不同要求，有多种实现算法。

大小：0B | 2018-12-20 21:55:51
32位verilog除法器

Verilog hdl 语言编写的32位除法器，使用状态机，实现有符号和无符号

大小：0B | 2018-12-20 21:37:54
除法器的Verilog实现

包含有符号除法器以及无符号除法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和...

大小：0B | 2018-12-20 21:55:19
verilog N位除法器

已调试通过。修改parameter就可以实现N位除法

大小：0B | 2018-12-20 21:55:12
vhdl可调精度除法器

大小：0B | 2019-03-07 04:51:59
单双精度除法器实现

关于单精度和双精度浮点数除法器的硬件设计，可以参考

大小：0B | 2019-07-12 15:55:10
Verilog写的浮点除法器

用Verilog写的浮点除法器，作为初学者的参考文件！

大小：0B | 2020-05-18 14:14:50
移位除法器

verilog写的移位除法器，最简单的除法器，没有任何优化

大小：0B | 2018-12-20 21:39:17
FPGA64位除法器Verilog

使用verilog语言,通过移位减方式实现64位除以32位数据的除法器,所需资源少,运算速度约64个...

大小：1KB | 2020-12-02 19:02:36
16位除法器的verilog代码

16位除法器设计，已经通过验证，能直接使用希望对大家有用。

大小：0B | 2018-12-20 21:54:52
vhdl除法器

任意正整数的快速除法器属于电子器件技术领域。主要解决现有除法器运算速度慢、元器件多的问题。技术要点是...

大小：0B | 2019-05-28 01:22:07
改进的Goldschmidt双精度浮点除法器

针对嵌入式处理器对面积要求极为苛刻的特点,提出了一种改进的基于Goldschmidt算法的双精度浮点...

大小：662KB | 2021-02-01 20:37:11
基于Verilog计算精度可调的整数除法器的设计

目前,实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价,从而有实...

大小：176KB | 2020-10-28 04:57:24