快速高精度除法算法的 的的 的 FPGA 实现

为在现场可编程门阵列(FPGA)中实现快速高精度除法，在传统的倒数除法的基础上，提出一种改进算法。对倒数求解采用泰勒级 数展开结合优化搜索逼近，求出各个分区间内的拟合一次两项式，再通过一次牛顿迭代提高精度。时序仿真结果表明，以该算法构建的除 法器易于在 FPGA 上实现，时延仅为 6 个时钟周期，能达到 2 -34 的有效精度和 86.95 MHz 的工作频率。