串口接收模块的verilog设计

UART(即UniversalAsynchronousReceiverTransmitter)是数据通信及控制中广泛使用的一种全双工串行数据传输协议。本设计基于FPGA器件实现对UART的波特率产生器、UART发送器和接收器及其整合电路的模块化设计，采用VerilogHDL语言对三个功能模块进行硬件描述。通过串口调试助手进行验证，其结果完全符合UART协议的要求和预期的结果。