JESD204B的AXI时序分析（对比SRIO）

本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。1.1写时序异常按常规理解的时序图（参照SRIO）写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等待输入数据。ready信号是一直为0的。检查配置情况发现配置没有错误，然后对比JESD204Bip核的demo文件仿真图，发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因，ready是果。因果和常规理解的是反着的。具体的情况见第3节。1.2读时序异常按常规理解的时序为，ready准备好后，输入读取