EDA 数字时钟实验设计报告 上传者：流星划过505 2018-12-17 07:59:28上传 DOC文件 47KB 热度 31次 用VHDL语言设计数字时钟电路， 1、正常的显示时、分、秒计时功能。 2、可引入秒脉冲进行校时、校分，并可用RESET信号给秒清零。 3、实现整点报时，当计时器道59分50秒开始鸣响，四声低声，一声高声。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2018-12-17 07:59:28 哈哈 课设不用愁啦 好东西啊 谢谢楼主 码姐姐匿名网友 2018-12-17 07:59:28 很好用，很实在。。。 发表评论 流星划过505 资源：3 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
哈哈 课设不用愁啦 好东西啊 谢谢楼主
很好用，很实在。。。