无符号乘法器累加器 上传者：yoyo26642 2019-05-06 02:06:40上传 ZIP文件 557B 热度 29次 VerilogHDL中的一个8比特无符号乘法器累加器设计，它具有寄存I/O端口，支持同步装入。综合工具能够探测HDL代码中的乘法器累加器设计，自动推断出altmult_accum宏功能，提供最优结果。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-05-06 02:06:40 我还以为是另一个版本，在 官网免费下载的，一个样https://www.intel.cn/content/www/cn/zh/programmable/support/support-resources/design-examples/design-software/verilog/ver-unsigned-multiply-accumulator.html 发表评论 yoyo26642 资源：1 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
我还以为是另一个版本，在 官网免费下载的，一个样https://www.intel.cn/content/www/cn/zh/programmable/support/support-resources/design-examples/design-software/verilog/ver-unsigned-multiply-accumulator.html